1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
 
 
library IEEE;
use IEEE.STD_LOGIC_1164.all;  
use IEEE.STD_LOGIC_unsigned.all;  
 
entity count_ones_en is
    port( Sin: in std_logic_vector( 7 downto 0 );
                  count: out integer );
end count_ones_en;
 
 
 
architecture arch of count_ones_en is
begin
        
        process(Sin)
        variable temp: Integer:=0;
        begin                                     
                
                labelloop: for i in 0 to 7 loop
                        if( sin(i) = '1') then            
                                temp := temp + 1;  
                        end if;
                end loop;
        
                COUNT <= temp;
        end process;
end arch;